98% thành phẩm: TSMC (TSM) sản xuất hàng loạt CoWoS reticle 5,5 lần

Tập đoàn sản xuất chất bán dẫn Đài Loan TSMC (Taiwan Semiconductor Manufacturing Company, mã TSM) đã bắt đầu sản xuất hàng loạt công nghệ đóng gói tiên tiến CoWoS với kích thước reticle gấp 5,5 lần, đồng thời đưa tỷ lệ thành phẩm lên trên 98%. Nguồn cung bộ nhớ và đế mạch ABF được xem là thách thức tiếp theo cho việc sản xuất các gói chip AI cỡ lớn.

He Jun (何軍), Phó chủ tịch mảng đóng gói tiên tiến của TSMC, cho biết trong một phát biểu công khai ngày 11 rằng “sản phẩm CoWoS reticle 5,5 lần đã bước vào giai đoạn sản xuất hàng loạt chính thức, tỷ lệ thành phẩm ổn định trên 98%”. Theo ABMedia, tỷ lệ thành phẩm ở một số sản phẩm của khách hàng AI thậm chí vượt 99%.

CoWoS là công nghệ đóng gói tiên tiến 2,5 chiều, kết nối các chip xử lý như bộ xử lý đồ họa (GPU) với bộ nhớ băng thông cao (HBM) thông qua lớp đế silicon trung gian (interposer). Diện tích gói chip càng lớn thì càng có thể bố trí nhiều chip xử lý và HBM hơn trong cùng một sản phẩm.

Sản phẩm CoWoS reticle 5,5 lần được phát triển nhằm đáp ứng các thiết kế bộ tăng tốc AI cần tăng số lượng chiplet và dung lượng bộ nhớ để nâng hiệu năng tính toán.

Ông He Jun cho biết năng lực sản xuất CoWoS của TSMC gần như tăng gấp đôi mỗi năm trong 3 năm qua. Hiện TSMC vận hành 10 nhà máy đóng gói tiên tiến trên toàn cầu, tổng nguồn cung đã tiệm cận nhu cầu của khách hàng nhưng vẫn chưa đáp ứng hoàn toàn.

Để đối phó với tình trạng thiếu năng lực sản xuất, TSMC cũng mở rộng hợp tác với các đối tác bên ngoài theo từng công đoạn. TokenPost từng đưa tin rằng TSMC đang thúc đẩy mở rộng gia công bên ngoài đối với công đoạn CoW - kết hợp chip và interposer - trong quy trình CoWoS.

Khi tỷ lệ thành phẩm CoWoS đã bước vào vùng ổn định, áp lực trong chuỗi cung ứng đang lan sang khâu cung cấp bộ nhớ và đế mạch. Ông He Jun nhận định chuỗi cung ứng AI sẽ chịu áp lực thiếu hụt cả bộ nhớ lẫn đế mạch ABF trong nhiều năm tới.

Đế mạch ABF là loại đế bán dẫn hiệu năng cao, dùng để kết nối các chip xử lý và bộ nhớ cỡ lớn với bảng mạch. Khi gói chip AI càng lớn, việc kiểm soát diện tích, độ phẳng của đế mạch cùng biến dạng do nhiệt và cơ học càng trở nên quan trọng.

Các khách hàng đang tìm cách đảm bảo nguồn cung đế mạch bằng cách mua từ nhiều nhà cung cấp khác nhau. Tuy nhiên, ông He Jun giải thích rằng mỗi nhà cung cấp có hệ số giãn nở nhiệt và đặc tính cơ học khác nhau, khiến việc kiểm soát độ đồng phẳng và tỷ lệ thành phẩm của gói chip trở nên khó khăn hơn.

TSMC cũng đang xúc tiến mở rộng kích thước CoWoS lên mức reticle gấp 14 lần. Trong phát biểu lần này, ông He Jun đặt mục tiêu đạt reticle 14 lần vào năm 2029. Trước đó, tại một hội nghị công nghệ, TSMC từng công bố sản phẩm reticle 14 lần cho năm 2028 và dòng sản phẩm vượt mốc này vào năm 2029.

Gói chip càng lớn thì càng có thể kết hợp nhiều HBM và chiplet hơn, nhưng chỉ riêng tỷ lệ thành phẩm của gói chip không đủ để đảm bảo chất lượng sản phẩm. Đế mạch, bảng mạch in (PCB), cấu trúc tản nhiệt và đặc tính cơ học của cả hệ thống hoàn chỉnh đều cần được điều chỉnh đồng bộ.

TSMC cũng song song phát triển công nghệ xếp lớp 3 chiều SoIC. Ông He Jun cho biết bước bonding 6 micromet đã được đưa vào sản xuất hàng loạt từ năm ngoái, và đến năm 2029 công ty đặt mục tiêu thu hẹp xuống còn 4,5 micromet để xếp trực tiếp chip A14 lên trên chip A14.

Theo TSMC, khi CoWoS vượt quá kích thước reticle gấp 3 lần, tương tác giữa gói chip, bảng mạch, cấu trúc tản nhiệt và hệ thống trở nên phức tạp hơn. Vì vậy, công ty áp dụng mô hình tối ưu hóa đồng bộ công nghệ - hệ thống (STCO), tối ưu hóa đồng thời chip, gói chip, đế mạch, PCB và thiết kế tản nhiệt ngay từ trước giai đoạn sản xuất hàng loạt.

TSMC cũng chia sẻ một trường hợp thực tế: cùng một loại chip khi được lắp vào các hệ thống khác nhau đã xuất hiện hiện tượng hư hại ở mép die, điều không hề xuất hiện trong giai đoạn kiểm định linh kiện riêng lẻ. TSMC đã phối hợp cùng khách hàng điều chỉnh cách bố trí PCB, cấu hình linh kiện thụ động và quy trình sản xuất để xử lý vấn đề này.

TSMC đang chuyển sang mô hình phát triển song song, trong đó các bộ phận công nghệ, sản xuất và khách hàng cùng làm việc đồng thời, đồng thời có kế hoạch công bố các điều kiện biên của hệ thống từ 6 quý trước khi sản xuất hàng loạt. Ông He Jun cho rằng cần cùng xây dựng tiêu chuẩn kiểm định và phương thức quản lý chuỗi cung ứng cho các hệ thống AI quy mô lớn thông qua Dự án Điện toán Mở (Open Compute Project - OCP).