50nm: TSMC, ASML và imec đưa transistor 2D tiến gần sản xuất hàng loạt

TSMC (Taiwan Semiconductor Manufacturing Co., TSM), ASML và imec vừa chế tạo thành công transistor vật liệu hai chiều (2D) với khoảng cách tiếp xúc cực cổng (contact poly pitch, CPP) 50nm trên tấm wafer 300mm. Tỷ lệ transistor hoạt động bình thường đạt 94%.

Theo thông báo của imec ngày 15/6, ba tổ chức trên đã tích hợp transistor hiệu ứng trường loại n (nFET) làm từ molybdenum disulfide (MoS2) cùng transistor hiệu ứng trường loại p (pFET) làm từ tungsten disulfide (WS2) và tungsten diselenide (WSe2) trên cùng một tấm wafer 300mm. CPP là chỉ số quy trình thể hiện khoảng cách lặp lại giữa cực cổng và điểm tiếp xúc nguồn - máng của transistor.

Gouri Sankar Kar (Gouri Sankar Kar), Phó chủ tịch phụ trách nghiên cứu và phát triển công nghệ linh kiện điện toán và bộ nhớ tại imec, cho biết: "Đây là lần đầu tiên chúng tôi đạt CPP 50nm mà không làm giảm hiệu năng của cả nFET và pFET 2D". Theo ông, điều đáng chú ý không chỉ nằm ở hiệu năng linh kiện trong phòng thí nghiệm, mà còn ở việc kết hợp đồng thời linh kiện loại n và loại p trên quy trình wafer khổ lớn.

Cũng trong thông báo này, Min Cao (Min Cao), Giám đốc công nghệ (CTO) của TSMC, nói rằng trọng tâm hợp tác là giảm rủi ro và rút ngắn thời gian cho quá trình chuyển từ phòng thí nghiệm sang nhà máy sản xuất, hay còn gọi là "lab to fab". Để đưa vật liệu 2D vào dây chuyền sản xuất thực tế, ngành công nghiệp còn phải kiểm chứng thêm về tỷ lệ thành phẩm, độ tin cậy và khả năng tương thích với quy trình hiện có.

ASML cho biết đã dùng công nghệ quang khắc cực tím sâu (EUV) để rút ngắn chiều dài kênh dẫn xuống còn 28nm. Cần lưu ý chiều dài kênh dẫn và CPP là hai chỉ số khác nhau, nên không thể chỉ dựa vào một con số quy trình để đánh giá kích thước tổng thể của transistor.

Vật liệu 2D có độ dày chỉ vài lớp nguyên tử, giúp điện trường ở cực cổng kiểm soát dòng điện hiệu quả hơn. Tuy vậy, quá trình tạo lớp cách điện cực cổng trên bề mặt vật liệu này dễ sinh ra khiếm khuyết ở mặt phân cách, gây rò điện và giảm độ linh động của hạt tải điện. Đây vẫn là bài toán kỹ thuật mặt phân cách mà giới nghiên cứu phải giải quyết.

Một luận văn thạc sĩ công bố năm 2025 trên kho học thuật của Đại học Quốc gia Dương Minh Giao Thông (National Yang Ming Chiao Tung University, NYCU) cũng đề cập vấn đề này. Nghiên cứu sinh Yuan-Chun Su (Yuan-Chun Su) cùng giáo viên hướng dẫn Wen-Hao Chang (Wen-Hao Chang) tại NYCU đã nghiên cứu cách kiểm soát lớp oxit mặt phân cách siêu mỏng trên transistor MoS2 dạng cực cổng trên đỉnh (top-gate).

Nhóm nghiên cứu phủ một lớp nhôm dày khoảng 0,3nm lên bề mặt MoS2 bằng phương pháp bốc bay chùm điện tử trong môi trường chân không siêu cao, sau đó oxy hóa để tạo lớp mặt phân cách nhôm oxit (Al2O3). Với transistor MoS2 đơn lớp có chiều dài kênh dẫn 100nm, họ ghi nhận độ dày oxit tương đương (EOT) khoảng 1nm và độ hỗ dẫn (transconductance) đỉnh đạt 0,45mS/μm.

EOT là giá trị quy đổi đặc tính điện của lớp cách điện thực tế sang độ dày tương ứng của lớp oxit silicon. Chỉ số này càng nhỏ thì khả năng kiểm soát điện trường của cực cổng càng tốt, nhưng đồng thời phải kiểm soát song song khả năng cách điện và dòng rò.

Trước đó, trong một nghiên cứu công bố năm 2022, TSMC cũng từng kết hợp lớp MoS2 đơn lớp chế tạo bằng phương pháp lắng đọng hơi hóa học (CVD) với lớp cách điện lắng đọng nguyên tử gốc hafnium. Kết quả khi đó đạt EOT khoảng 1nm và độ dốc dưới ngưỡng (subthreshold swing) 68mV/dec, cho thấy khả năng kiểm soát cực cổng của vật liệu 2D.

Một nghiên cứu khác, công bố trên tạp chí Nature ngày 1/7, đo được chiều dài truyền hạt tải điện của transistor MoS2 đơn lớp dùng tiếp xúc bismuth vào khoảng 2,0nm.

Chiều dài truyền hạt tải điện là quãng đường điện tích thực sự di chuyển từ điểm tiếp xúc kim loại vào kênh dẫn bán dẫn. Điều này cho thấy việc thu nhỏ transistor 2D không chỉ dừng ở chiều dài kênh dẫn, mà còn phải giảm đồng thời điện trở tiếp xúc, kích thước điểm tiếp xúc và lớp cách điện cực cổng.

Một số tiêu đề trên báo nước ngoài nhắc đến con số 0,42nm, nhưng con số này không xuất hiện trực tiếp trong các tài liệu nghiên cứu đã công bố. Các số liệu đã được xác nhận gồm: lớp mặt phân cách nhôm khoảng 0,3nm, EOT khoảng 1nm, chiều dài truyền hạt tải điện khoảng 2,0nm và CPP 50nm - mỗi con số này phản ánh một đại lượng vật lý khác nhau, không thể gộp chung hay so sánh trực tiếp.

Nghiên cứu này không phải tài liệu ủng hộ cho một cổ phiếu hay mã tài sản cụ thể nào, mà là kết quả kiểm chứng công nghệ sản xuất bán dẫn thế hệ mới. Việc TSMC vừa ứng dụng AI vào quy trình sản xuất bán dẫn vừa đáp ứng nhu cầu chip AI có liên hệ với cấu trúc ngành mà TokenPost từng đề cập, nhưng bài viết không nêu ra dòng vốn hay hoạt động kinh doanh nào kết nối trực tiếp với thị trường tiền mã hóa hay blockchain.

Để transistor vật liệu 2D bước vào giai đoạn sản xuất hàng loạt, ngành công nghiệp cần kiểm chứng thêm về tỷ lệ thành phẩm, độ tin cậy, độ ổn định lâu dài và chi phí quy trình, dựa trên nền tảng hiệu năng linh kiện đã ghi nhận trên wafer 300mm. Đến nay, kết quả đã được xác nhận dừng ở mức CPP 50nm, tỷ lệ hoạt động 94% và chiều dài kênh dẫn 28nm.

Nguồn kiểm chứng: kho học thuật NYCU, thông báo của imec, trang nghiên cứu của TSMC, bài báo trên Nature