400 triệu USD: Đài Loan duyệt khoản đầu tư của Powertech, SemiAnalysis nêu phương án ASE cho Venice

Đài Loan đã phê duyệt kế hoạch đầu tư 400 triệu USD vào Singapore của Powertech, trong khi SemiAnalysis cho biết ASE đã giới thiệu phương án đóng gói dạng panel cho CPU máy chủ thế hệ tiếp theo Venice của AMD.

Hội đồng Thẩm định Đầu tư thuộc Bộ Kinh tế Đài Loan thông qua kế hoạch đầu tư của Powertech Technology (6239) vào XCIP TECHNOLOGIES tại cuộc họp lần thứ 36 ngày 28. Powertech đang xúc tiến dự án liên doanh với Broadcom (AVGO). Phạm vi hoạt động gồm đóng gói tiên tiến dạng panel, lắp ráp và dịch vụ kiểm thử cuối cùng theo hợp đồng.

Trong bài đăng ngày 29, công ty phân tích bán dẫn SemiAnalysis cho biết ASE và công ty con Siliconware Precision Industries (SPIL) đã giới thiệu phương án đóng gói dạng panel cho Venice. Bài đăng nêu mục tiêu sản xuất ban đầu là quý I/2027.

Phương án này sử dụng công nghệ fan-out embedded bridge thế hệ thứ hai (FOEB). Công nghệ cầu nối giúp kết nối các chip bên trong một gói bán dẫn.

Đóng gói dạng panel là phương pháp gia công nhiều chất bán dẫn trên một tấm panel hình chữ nhật thay vì wafer tròn. Panel vuông tận dụng được không gian ở các góc, nên có thể tăng hiệu quả sử dụng diện tích khi kích thước gói bán dẫn lớn hơn.

Tuy nhiên, panel lớn hơn không đồng nghĩa hiệu suất sản xuất tự động được cải thiện. Nhà sản xuất vẫn cần kiểm soát hiện tượng cong vênh, độ đồng đều của quy trình, độ chính xác khi căn chỉnh và tỷ lệ thành phẩm.

Trong ví dụ về Venice do SemiAnalysis đưa ra, một panel kích thước 310×310 mm có thể bố trí 25 đế trung gian. Con số này cao hơn khoảng 14% so với 22 đế trên một wafer tròn đường kính 300 mm.

Phép so sánh chỉ tính số đế trung gian có thể bố trí trên panel. Con số này không cho biết sản lượng thành phẩm, tỷ lệ thành phẩm hay mức tiết kiệm chi phí.

Chênh lệch lớn hơn khi giả định đế trung gian có kích thước lớn hơn. Trong bài đăng tiếp theo, SemiAnalysis đưa ra ví dụ đế trung gian có kích thước gấp 9,5 lần reticle: một panel có thể bố trí 9 chiếc, còn một wafer có thể bố trí 4 chiếc.

Phép tính này dựa trên giả định thiết bị xử lý panel lớn hơn đã đạt độ trưởng thành cần thiết. Vì vậy, chỉ riêng chênh lệch về số lượng có thể bố trí chưa đủ để kết luận về chi phí sản xuất hàng loạt hay sản lượng thực tế.

Trong tài liệu kỹ thuật công bố ngày 27 tháng 8, ASE giới thiệu nền tảng đóng gói dạng panel tự động hóa hoàn toàn, kích thước 310×310 mm. Nền tảng hỗ trợ FOCoS và FOCoS-Bridge; dây chuyền sản xuất dự kiến bắt đầu hoạt động trong quý I/2027.

ASE cho biết quy trình wafer vẫn phù hợp với nhiều sản phẩm và mô tả quy trình panel là lựa chọn bổ sung, không thay thế phương pháp hiện có. Theo công ty, có thể chọn quy trình khác nhau tùy kích thước gói bán dẫn, sản lượng và chi phí.

Trong thông báo ngày 21 tháng 5, AMD cho biết việc mở rộng sản xuất bộ xử lý Venice đã bắt đầu tại Đài Loan. Đây là lịch trình khác với mục tiêu sản xuất của dây chuyền đóng gói dạng panel của ASE.

Trước đó, TokenPost đưa tin AMD xác minh EFB dựa trên panel cùng Powertech. Lần phê duyệt đầu tư này liên quan đến hoạt động tại Singapore mà Powertech và Broadcom đang xúc tiến, tách biệt với phương án đóng gói Venice của ASE.

Quyết định của cơ quan Đài Loan liên quan đến dự án đầu tư ở nước ngoài; mốc quý I/2027 của ASE là mục tiêu sản xuất của dây chuyền đóng gói; còn việc mở rộng sản xuất Venice mà AMD công bố thuộc công đoạn sản xuất bộ xử lý.