Intel(INTC) ra mắt EMIB-T 120x120mm, thách thức TSMC(TSM) trong đóng gói chip AI

Intel (Intel·$INTC) vừa công bố công nghệ đóng gói tiên tiến thế hệ mới mang tên EMIB-T, hỗ trợ kích thước gói tối đa 120x120mm, chính thức thách thức vị thế dẫn đầu của TSMC (Taiwan Semiconductor Manufacturing Company·$TSM) với công nghệ CoWoS. Một số phân tích cho biết tỷ lệ thành công (yield) trong giai đoạn xác nhận công nghệ đã đạt 90%, nhưng con số này cần được phân biệt rõ với tỷ lệ thành công khi sản xuất hàng loạt cuối cùng.

Trong tài liệu công bố tại Hội nghị Công nghệ Linh kiện Điện tử (ECTC) năm 2026, Intel cho biết EMIB-T sử dụng công nghệ xuyên lỗ silicon (TSV) để cải thiện khả năng cấp nguồn và truyền tín hiệu tốc độ cao. Các mục tiêu kỹ thuật của công nghệ này gồm khoảng cách điểm nối (bump pitch) 25 micromet, kích thước gói 120x120mm, khả năng tích hợp chip tính toán và bộ nhớ trên diện tích tương đương từ 9 reticle trở lên, hỗ trợ HBM4e tốc độ 12Gb/s và chuẩn UCIe tốc độ 64Gb/s.

EMIB-T thu hút sự chú ý trong bối cảnh các chip AI tăng tốc (AI accelerator) và chip điện toán hiệu năng cao (HPC) ngày càng có kích thước lớn hơn. Khi cần bố trí nhiều chiplet tính toán và bộ nhớ băng thông cao (HBM) hơn trong cùng một gói, năng lực sản xuất đóng gói tiên tiến đã trở thành yếu tố cốt lõi trong chuỗi cung ứng chất bán dẫn AI. TokenPost từng đưa tin rằng khả năng điều chỉnh thông số HBM trên chip AI tăng tốc thế hệ 2027 của Nvidia (Nvidia·$NVDA) cũng chỉ là phân tích dựa trên giả định nguồn cung HBM bị giới hạn.

CoWoS của TSMC sử dụng lớp đế trung gian (interposer) silicon lớn để kết nối chip logic với HBM. Trong khi đó, dòng công nghệ EMIB của Intel sử dụng cấu trúc đặt các cầu nối silicon nhỏ tại những điểm cần kết nối. Intel giải thích rằng cách tiếp cận này có thể giảm lượng silicon sử dụng và gánh nặng sản xuất so với việc dùng interposer cỡ lớn.

Nhà phân tích Ming-Chi Kuo (Ming-Chi Kuo) nhận định trên X rằng "tỷ lệ thành công trong giai đoạn xác nhận công nghệ EMIB-T đang phát triển đạt 90% là tín hiệu tích cực nhưng vẫn ở mức hợp lý". Ông cũng chỉ ra rằng quá trình nâng tỷ lệ thành công từ 90% lên trên 98% khó khăn hơn nhiều so với giai đoạn phát triển ban đầu. Đây cũng là lý do khó có thể xem tỷ lệ thành công 90% trong giai đoạn xác nhận công nghệ là tỷ lệ thành công khi sản xuất hàng loạt cuối cùng.

TSMC cũng đang mở rộng quy mô sản xuất CoWoS. Tại hội nghị công nghệ khu vực Bắc Mỹ năm 2026, TSMC cho biết hãng hiện sản xuất CoWoS với kích thước gấp 5,5 lần diện tích reticle, và đến năm 2028 sẽ sản xuất sản phẩm gấp 14 lần diện tích reticle, có thể tích hợp khoảng 10 die tính toán lớn cùng 20 tầng xếp chồng HBM. TSMC cho biết thêm đến năm 2029 hãng dự kiến mở rộng sang các sản phẩm vượt quy mô 14 lần reticle.

Theo Tom's Hardware đưa tin hồi tháng 4/2026 (giờ địa phương), Giám đốc Tài chính (CFO) của Intel là Dave Zinsner (Dave Zinsner) phát biểu tại hội nghị TMT của Morgan Stanley rằng quy mô hợp đồng của mảng đóng gói tiên tiến đã tiệm cận mức hàng tỷ USD mỗi năm (tương đương hàng chục nghìn tỷ đồng). Tuy nhiên, số lượng khách hàng công khai sử dụng EMIB-T trong sản xuất hàng loạt hiện vẫn còn hạn chế.

Vấn đề này liên quan trực tiếp đến chuỗi cung ứng chất bán dẫn AI hơn là thị trường tiền mã hóa. Hiện chưa ghi nhận trường hợp EMIB-T được ứng dụng trong thiết bị đào Bitcoin (BTC) hay chip chuyên dụng cho blockchain. Sức cạnh tranh thực sự của EMIB-T sẽ được đánh giá cụ thể hơn sau khi tỷ lệ thành công khi sản xuất hàng loạt cho khách hàng bên ngoài và các trường hợp ứng dụng thực tế được công bố.